基于verilog代码实现fpga ethernet接口

上传者: miffywm | 上传时间: 2019-12-21 20:19:21 | 文件大小: 4.54MB | 文件类型: zip
基于quartus fpga实现ethernet的发送模块代码,包含以太网组帧结构及状态转换控制

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[{"title":"( 118 个子文件 4.54MB ) 基于verilog代码实现fpga ethernet接口","children":[{"title":"ipsend.v <span style='color:#111;'> 8.26KB </span>","children":null,"spread":false},{"title":"ram.v <span style='color:#111;'> 9.07KB </span>","children":null,"spread":false},{"title":"Ethernet_usp_send.sgdiff.hdb <span style='color:#111;'> 21.80KB </span>","children":null,"spread":false},{"title":"Ethernet_usp_send.(2).cnf.hdb <span style='color:#111;'> 7.80KB </span>","children":null,"spread":false},{"title":"Ethernet_usp_send.asm.qmsg <span style='color:#111;'> 2.50KB </span>","children":null,"spread":false},{"title":"......","children":null,"spread":false},{"title":"<span style='color:steelblue;'>文件过多,未全部展示</span>","children":null,"spread":false}],"spread":true}]

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