本文介绍了基于Xilinx Vivado的DDR3 IP核扩展IP FDMA的使用详解。FDMA是一个定制的DMA控制器，基于AXI4总线协议。本文主要从IP的设置和使用两个方面进行了详细介绍，使读者能够更好地理解和应用该IP。通过使用FDMA IP，我们可以实现用FPGA代码直接控制DDR3存储器，从而提高系统性能。
2023-04-14 10:41:34
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vivado2018.3关于microblaze程序不能嵌入到bit文件里的补丁，补丁下载解压后，直接复制到vivao相应的安装目录下
2023-04-11 23:38:21
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将vivado编辑器页面、原理图界面、xdc文件界面、tcl命令界面等修改为黑色背景，并设置每次打开vivado自动应用自定义黑色主题。
2023-04-11 19:26:43
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PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，我们常常需要将 PL 端的大量数
据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，常规我们会想到使用 DMA
的方式来进行，但是各种协议非常麻烦，灵活性也比较差，本节课程讲解如何直接通过 AXI 总
线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。
2023-04-07 11:01:57
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节介绍 7 系列 FPGA 存储器接口解决方案核心架构，概述了核心模块和接口。图 4-1-1 所示的用户 FPGA 逻辑模块是需要连接到外部 DDR2 或 DDR3 SDRAM 的任何 FPGA 设计。
用户 FPGA 逻辑通过用户界面连接到内存控制器。IPCORE 提供了一个用户 FPGA 逻辑示例。
2023-04-06 20:58:14
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上一节介绍了HDL设计文件的实现，实现完HDL以后就可以完成你的Vivado设计，并可以产生比特流了，下面我会通过四步详细介绍这个过程的实现。
2023-04-06 16:27:31
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