VerilogHDL完成单周期处理器开发 一、设计说明 1.处理器应实现MIPS-Lite1指令集。 a)MIPS-Lite1＝{MIPS-Lite，addi，addiu， slt，jal，jr}。 b)MIPS-Lite指令集：addu，subu，ori，lw，sw，beq，lui，j。 c)addi应支持溢出，溢出标志写入寄存器$30中第0位。 2.处理器为单周期设计。 二、设计要求 3.单周期处理器由datapath(数据通路)和controller(控制器)组成。 a)数据通路由如下module组成：PC(程序计数器)、NPC(NextPC计算单元)、GPR (通用寄存器组，也称为寄存器文件、寄存器堆)、ALU(算术逻辑单元)、EXT(扩展单元)、IM(指令存储器)、DM(数据存储器)。 b)IM：容量为1KB(8bit×1024)。 c)DM：容量为1KB(8bit×1024)，采用小端序方式存取数据。 4.Figure1为供你参考的数据通路架构图。 a)我们不确保Figure1是完全正确的；我们也不确保Figure1能够满足MIPS-Lite1。 b)鼓励你从数据通路的功

一、设计说明 1.处理器应实现MIPS-Lite1指令集。 a)MIPS-Lite1＝{MIPS-Lite，addi，addiu， slt，jal，jr}。 b)MIPS-Lite指令集：addu，subu，ori，lw，sw，beq，lui，j。 c)addi应支持溢出，溢出标志写入寄存器$30中第0位。 2.处理器为单周期设计。 二、设计要求 3.单周期处理器由datapath(数据通路)和controller(控制器)组成。 a)数据通路由如下module组成：PC(程序计数器)、NPC(NextPC计算单元)、GPR (通用寄存器组，也称为寄存器文件、寄存器堆)、ALU(算术逻辑单元)、EXT(扩展单元)、IM(指令存储器)、DM(数据存储器)。 b)IM：容量为1KB(8bit×1024)。 c)DM：容量为1KB(8bit×1024)，采用小端序方式存取数据。 4.Figure1为供你参考的数据通路架构图。 a)我们不确保Figure1是完全正确的；我们也不确保Figure1能够满足MIPS-Lite1。 鼓励你从数据通路的功能合理划分的角度自行设计更好的数据通路架构。

设计说明 1、处理器应实现MIPS-Lite2指令集。 a)MIPS-Lite2={MIPS-Lite1，lb，sb}。 b)MIPS-Lite1={addu，subu，ori，lw，sw，beq，j，lui，addi,addiu,slt, jal,jr }。 c) addi应支持溢出，溢出标志写入寄存器$30中第0位。2处理器为多周期设计。 2、处理器为多周期设计

北京工业大学计算机组成原理课程设计 P0 项目名称： 部件及状态机设计(Logisim) 课下测试（PW）: 搭建CRC校验码计算电路，ALU，正则表达式匹配 课上测试 （PT）: Logisim完成部件及FSM设计 P1 项目名称：部件及状态机设计(Verilog-HDL) 课下测试（PW）: 实现splitter, ALU，格雷码计数器，合法表达式识别 课上测试 （PT）: Verilog-HDL完成部件及FSM设计 P2 项目名称：汇编语言 课下测试（PW）: 矩阵乘法、排序、回文串判断 课上测试 （PT）: 选择题+编程题 P3 项目名称：Logisim开发单周期CPU 课下测试（PW）: 完成支持7条指令的单周期CPU设计 课上测试 （PT）: 新增指令 P4 项目名称：Verilog开发单周期CPU 课下测试（PW）: 完成支持7条指令的单周期CPU设计 课上测试 （PT）: 新增指令 P5 项目名称：Verilog开发流水线CPU(1) 课下测试（PW）: 完成支持10指令流水线CPU设计 课上测试 （PT）: 流水线工程化方法 P6 项目名称：

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